长期以来，DRAM 行业一直依赖 10nm 工艺技术来生产集成电路。10nm DRAM 技术包括 1x、1y、1x、1a、1b、1c 和 1d 等。现在，三星正在研发一种全新的 10a DRAM 工艺技术，其制程低于官方定义的“10nm”限制。业内专家分析，其实际电路线宽仅为 9.5~9.7 纳米。
据韩国媒体报道，三星电子已生产出全球首颗个位数纳米级DRAM工作芯片。该公司计划根据该工作芯片调整工艺条件，以迅速提高良率。
据业界 24 日消息，三星电子上月量产搭载 10a 工艺的晶圆后，在裸片特性检测环节，确认产出了可正常工作的功能裸片。这也是业界首次将 4F² 方形单元结构与垂直沟道晶体管（VCT）工艺落地应用的成果。
功能裸片，指从晶圆切割后的芯片（裸片）中，完全符合设计规格、可正常运行的良品芯片。在芯片研发阶段，成功产出功能裸片，意味着整体设计逻辑与工艺路线验证成立。后续将正式进入良率提升、可靠性验证等量产前置环节。
三星电子规划：今年完成 10a 工艺 DRAM 研发，明年开展品质测试，2028 年导入量产产线。据悉，三星计划将 4F² 方形单元、VCT 两大核心技术，连续应用于10a、10b、10c三代工艺；从 10d 节点开始，全面转向3D 堆叠 DRAM架构。
业内人士表示：“此前业内普遍担忧 10a 工艺研发失败，三星电子还额外组建了备用团队，同步研发传统架构的下一代 DRAM 作为兜底方案。如今功能裸片顺利落地，意味着这条全新技术路线的研发与量产进程将全面提速。”
本次 10a 工艺研发风险极高，核心原因在于：一次性落地 4F² 单元、VCT 垂直晶体管两大颠覆性新技术。
在此之前，主流 DRAM 单元面积统一为6F²规格。10a 工艺将单元面积压缩至4F²：传统 6F² 单元为 3F×2F 的长方形结构；4F² 全新单元为 2F×2F 正方形紧凑结构。同等芯片尺寸下，4F² 架构理论可集成 30%~50%更多存储单元，在容量、传输速率、功耗控制上全面占优。
6F² 与 4F² 存储单元面积对比
三星通过混合键合技术破解了小尺寸单元的设计难题：将晶体管上方堆叠电容，周边外围电路单独制作在另一块晶圆上，通过晶圆混合键合工艺底层贴合封装。
单元尺寸大幅缩小后，如何在狭小空间内合理排布栅极、沟道与电容，成为核心技术难题。三星电子为此引入VCT 垂直沟道晶体管技术，结构设计为：电容垂直堆叠在晶体管上方。传统架构中，晶体管与电容横向并排布局，各自占用独立单元面积；同时，原本布置在单元周边的感应放大器、测试电路、时序控制器、稳压电路等各类外围电路（PUC），改为单独晶圆制造，依托晶圆对晶圆混合键合的「单元下置外围电路（PUC）」方案集成封装。
伴随 4F² 单元 + VCT 架构落地，核心半导体材料也完成迭代升级：三星将晶体管沟道材料，从传统硅（Si）替换为铟镓锌氧化物（IGZO）。沟道是晶体管内部电流传输通道，IGZO 材料可有效抑制微缩单元的漏电流，大幅提升数据保持稳定性。
Word Line材料方案目前仍未最终敲定。Word Line是 DRAM 运行中负责单元选通的关键布线。三星最初规划：将现有氮化钛（TiN）替换为低电阻钼（Mo）材料。钼具备低电阻率优势，镀膜无需额外缓冲层，同等线宽下导电通路更宽；但缺点明显：腐蚀性强、常温固态，量产需全面改造供气设备与管路，工艺控制难度极高。因此，近期延长氮化钛（TiN）沿用周期的备选方案再度被提上日程，两种材料方案最终落地概率各占五成。
业内人士解读：“将 VCT 垂直结构横向堆叠拓展，就是未来 3D DRAM 的核心形态，三星此举实则完成了 3D DRAM 的底层技术储备。”美光、中国本土 DRAM 厂商则选择跳过 4F² 单元与 VCT 路线，直接冲刺下一代 3D 堆叠 DRAM 架构。
美光现阶段策略：依托现有平面架构设计，最大限度延缓工艺迭代压力。国内 DRAM 企业受极紫外（EUV）光刻机进口限制，现有条件下，平面工艺微缩、线宽缩小遭遇硬性瓶颈；但行业普遍认为，效仿 3D NAND 闪存的堆叠思路，DRAM 完成 3D 化转型后，无需 EUV 高端设备，依靠成熟老旧光刻设备也能制造先进制程产品，因此国内企业正全力加码 3D DRAM 研发。
SK 海力士路线完全不同：暂不跟进 10a 工艺，计划在10b 节点才批量导入 4F² 单元与 VCT 垂直晶体管技术。
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